领慧发布LHA6961：对标AD7961-16位、5 MSPS SAR ADC

最近比较有意思的器件（领慧出的新 ADC），当然这个性能和型号也有一些国内厂家可能做过（只是我没有写而已），那这次对标的就是：

7961

7961

这个 ADC 一般人其实也不用，我个人觉得 ATE 场景很适合，昨天 TI 做了一个直播就解读一个应用：

你看这个 ADC 参数

你看这个 ADC 参数

自动测试设备 (ATE) 80V 分立式悬空 VI 参考设计

自动测试设备 (ATE) 80V 分立式悬空 VI 参考设计

总之就是另外一条路的商业化也到头了（这个话及其的不负责任，有想叼我的那也🤷‍♀️），SAR ADC 也是 ADC 捏。

看看这颗5M的SAR ADC

用 FPGA 倒不是数据大的接受不了，而是用了 LVDS

用 FPGA 倒不是数据大的接受不了，而是用了 LVDS

LHA6961

16-bit、5 MSPS、真差分输入、SAR 架构、LVDS 数字接口的高速精密 ADC。

主要指标包括：5 MSPS 采样率、16 bit 无失码、SNR 约 93.7 dB、THD 约 −107 dB、INL ±1 LSB、差分输入范围 ±4.096 V 或 ±5 V、LVDS 串行接口、5 V 模拟电源和 1.8 V 数字电源。

它的关键词是：高速；最高 5 MSPS，也就是每秒 500 万次转换；一个采样周期只有：

这意味着前端驱动、采样电容建立、数字读数、时钟布线都非常紧张。（国内相关配套应该不算齐全，这里要看 ADI 的设计）

日后慢慢写

日后慢慢写

（主要还是这个 SAR 的前端建立）

高动态性能：在 1 kHz、−0.5 dBFS 输入下，REF = 5 V 时有

换算 ENOB：

所以它虽然是 16 bit ADC，但实际交流有效位大约是 15.2 bit 左右，这已经是相当不错的高速 SAR ADC 水平。

真差分输入测量：

而且要求 IN+ 和 IN− 反相驱动，公共模电压为：

例如 REF = 5 V 时，IN+ 和 IN− 各自在 0 到 5 V 之间摆动，但二者反相，所以差分输入范围是：

LVDS 高速接口 ADC

这一点非常重要，很多低速 ADC，比如 ADS1115、AD7124、LTC2440，数字接口通常是 SPI 或 I²C，MCU 可以直接读。

但 LHA6961 是 5 MSPS、16 bit：

还要考虑同步、帧头、时钟裕量，所以普通 MCU SPI 很难舒服地直接接。

它的数据接口是 LVDS 串行接口，支持两种模式：

1. Echoed Clock Mode
2. Self Clocked Mode

数据手册说，转换结果通过单个 LVDS 串行数据通道输出，转换控制 CNV± 可以用 LVDS，也可以在 CNV− 接地时用 1.8 V CMOS 驱动 CNV+。

SAR 架构

LHA6961 使用的是 电荷重分配 SAR 架构；数据手册的简化图显示内部有差分电容 DAC、比较器、SAR 控制逻辑、内部转换时钟和 LVDS 输出接口。

第一步：采样阶段

内部电容阵列接到 IN+ 和 IN−，把输入电压采到电容上；这时 ADC 相当于一个高速采样保持器；由于采样电容会在每个采样周期重新接入输入端，所以输入驱动器会看到一个动态负载，不是一个简单的高阻输入；这就是为什么高速 SAR ADC 前面通常需要：低输出阻抗驱动放大器，小电阻隔离，合适的 RC 滤波，高速、低失真、快速建立运放。

第二步：转换阶段

采样结束后，输入开关断开，内部电容 DAC 按照二进制权重切换到 GND 或 REF；比较器逐位判断，从 MSB 到 LSB 逼近真实输入值。

这就是 SAR：

即逐次逼近。

#3# 第三步：输出结果

转换完成后，数字结果通过 LVDS 串行输出，格式是 16-bit 二进制补码，MSB first。

输入范围和输出码

这个 ADC 的输出格式是 two's complement，二进制补码。

差分输入为：

当 REF = 5 V 时：

当 REF = 4.096 V 时：

所以它的 LSB 是：

REF = 5 V：

REF = 4.096 V：

注意这里的满量程跨度是：

总跨度是：

IN+ 和 IN− 不是随便接的

数据手册明确写了，IN+ 和 IN− 必须 180° out of phase，也就是反相驱动；以 REF = 5 V 为例，公共模电压是：

可以这样驱动：

于是：

如果 ，那么：

如果 ，那么：

所以它看起来测的是 ±5 V 差分信号，但每个输入脚本身并不需要负电压。每个脚主要在 0 到 REF 之间活动。

REF = 5 V 和 REF = 4.096 V 的区别

数据手册给了几种参考源使用方式：外部 5 V reference 接 REF，外部 4.096 V reference 接 REF，外部 2.048 V 接 REFIN，由内部 reference buffer 放大到 4.096 V 输出到 REF。

其中最佳 SNR 和动态范围来自 5 V 外部参考源。

原因很简单：ADC 内部噪声大致不变时，满量程越大，信号越大，SNR 越好。

数据手册也给出改善量：

这和规格表中 REF = 5 V 的 SNR 93.7 dB、REF = 4.096 V 的 SNR 93.3 dB接近，但理论上满幅改善约 1.7 dB。

如果系统允许 0 到 5 V 的输入摆幅，优先用 5 V REF；如果系统习惯二进制友好的 4.096 V，或者前端只适合 0 到 4.096 V，就用 4.096 V REF；如果想减少外部参考缓冲电路，可以用 2.048 V 接 REFIN，让内部 buffer 产生 4.096 V，但这会增加功耗，也要考虑 buffer 漂移和建立时间。

基准问题

高速 SAR ADC 的 REF 引脚不是静态高阻输入。数据手册明确说 REF 有 dynamic input impedance，需要靠近 REF 和 REF_GND 放置低 ESR、低 ESL 的陶瓷电容；SAR ADC 在逐次逼近时，内部电容 DAC 会不断从参考源抽取瞬态电荷。也就是说 REF 看到的是脉冲电流，而不是稳定小电流。

所以参考源系统应该是：

基准源低噪声缓冲去耦电容引脚

REF 引脚附近的电容不是普通“电源去耦”的意义，而是给内部 CDAC 快速提供电荷。

数据手册建议 REF pins 用最短走线接到一个 10 μF 低 ESR、低 ESL 电容，并且电容另一端靠近 GND/REF_GND。

我觉得可以把它建模为：

其中 是 SAR 内部电容阵列切换产生的动态电流， 是参考源输出阻抗加封装、走线、电容 ESR/ESL 的综合阻抗。

如果 太大，就会产生参考电压瞬时下陷：

而 ADC 输出会近似受到比例误差影响：

所以 REF 的布局非常重要。（和电源轨道以及 TX 一样，需要电容来缓解）

电源结构

LHA6961 需要三类电源：

数据手册建议 VIO 和 VDD2 可以来自同一个 1.8 V 源，但最好分开走线，并且分别去耦。

功耗模式

典型满速转换时：

外部参考 buffer，echoed clock mode：约 34.4 mW

内部参考 buffer，echoed clock mode：约 54.9 mW

外部参考 buffer，self clocked mode，CNV± 为 CMOS：约 27.4 mW

所以内部 reference buffer 大约额外消耗：

这与理论操作部分说内部 reference buffer 会增加约 20.5 mW 一致；这颗 ADC 对 5 MSPS、16 bit 来说功耗算比较低

采样时间和时序压力

5 MSPS 时，一个周期是：

数据手册给出：

如果满速 5 MSPS：

也就是说输入驱动电路只有大约 85 ns 的 acquisition 时间把采样电容充到目标精度。

这是非常苛刻的

如果要 16 bit 建立，误差小于 0.5 LSB，则指数建立误差要满足：

所以：

如果 ，则：

这说明前端等效 RC 时间常数必须很小。

模拟输入等效电路与驱动要求

数据手册中的输入等效图显示输入端有 ESD 二极管、开关和采样网络；图中还出现了类似 15 Ω 和 26 pF 的输入采样等效参数，其输入端粗略理解为：

驱动器输出

当采样开关闭合时，外部驱动器需要快速给内部采样电容充电。

如果前面放了一个源阻抗 ，则建立时间常数大概是：

例如只粗略取：

如果希望：

则源阻抗量级需要：

这只是理想 RC 估算，实际还要考虑运放输出阻抗、闭环带宽、压摆率、差分匹配、非线性失真和采样 kickback；所以前端驱动器要选高速 ADC driver 或高速低失真运放。

多路复用

这颗 ADC 一个优点是 SAR 架构 没有 pipeline latency。数据手册明确说它没有 pipeline delay，因此适合多路复用应用；但是它也有一个限制：数据手册提到转换期间有约 90 ns 到 110 ns 的 quiet time，在这个时间内不要切换多路复用器输入，否则当前转换可能被破坏，误差可达约 4 LSB。

这说明如果要做多通道扫描系统，时序应该类似：

切等待前端建立上升沿采样转换安静窗口读数下一通道

不能在 ADC 转换最敏感的时间随意切 MUX。

这和我多通道 ADC 建立误差时的模型一致：

若通道之间电压差很大，建立时间不够，就会出现残留误差：

对 16 bit 来说，满量程跳变后要小于 0.5 LSB，通常需要十几个时间常数的建立。（这里的文章还没有写，我还不知道塞在哪里）

EN0、EN1、EN2、EN3 是做什么的？

这颗 ADC 的工作模式由 EN0~EN3 设置，平时会加个 SPI 控制；数据手册中 Table 7 给出了 reference mode、power-down、snooze、test pattern、输入带宽等配置。

其中 EN2 很重要：

EN2 = 0：输入采样网络带宽约 28 MHz

EN2 = 1：输入采样网络带宽约 9 MHz

数据手册建议 9 MHz 低带宽模式只在采样率 2 MSPS 或更低 时使用；这很好理解：满速 5 MSPS 时，采样建立时间很短，如果输入带宽太低，输入采样电容来不及建立，失真和误差会变大。

VCM 引脚

VCM 输出：

数据手册说这个引脚可以用来驱动输入放大器的共模电压。它的输出阻抗约 4.8 kΩ，误差约 ±0.01 V。

在用全差分放大器驱动 ADC，可以把它的 VOCM 接到 LHA6961 的 VCM，使差分驱动器输出共模自动居中：

但是因为 VCM 输出阻抗不低，不能随便拿它驱动大负载；通常应接到高阻控制端，加缓冲。（这里参考 ADI 的设计）

噪声指标

数据手册给出 transition noise 典型：

如果 REF = 5 V：

所以：

如果 REF = 4.096 V：

所以：

这不是低速 DMM 那种 nV/μV 级噪声，而是高速宽带 ADC 的噪声水平;如果把它用于高速过采样，再做数字低通，噪声可以随带宽降低而下降。

数据手册给了一个很重要的指标：

如果采样率 5 MSPS，OSR = 256 时，有效带宽大约：

也就是说，如果只关心 10 kHz 以下的信号，可以通过过采样 + 数字滤波得到更高动态范围。

115 dB 换算成理想 ENOB：

这不代表它真的变成 18.8 bit 绝对精度 ADC，而是说在窄带动态范围意义下，噪声被数字平均/滤波压低了。

孔径抖动对高频输入的限制

数据手册给出 aperture jitter：

采样抖动带来的 SNR 限制为：

例如 ：

所以在 500 kHz 左右，1 ps 抖动还不是主要限制。

但如果输入频率升高到 5 MHz：

这就会接近甚至低于 ADC 本身的 93 dB SNR。

所以这颗 ADC 虽然输入带宽有 28 MHz，但高频大信号采样时，时钟抖动、前端驱动失真、采样保持误差都会明显影响性能。

DC 精度

数据手册给出的 DC 指标包括：

INL：±1 LSB

DNL：典型 ±0.3 LSB，最大 ±0.8 LSB

Zero error：±2.5 LSB

Gain error：典型 ±1 LSB，最大 ±8.5 LSB

Gain error drift：±0.15 ppm/°C

Zero error drift：±0.03 ppm/°C

以 REF = 5 V 为例：

所以：

这说明它的 DC 绝对精度不能和 6½ 位、7½ 位 DMM ADC 直接比；但强在高速、低延迟、较高动态性能，而不是未经校准就做 ppm 级 DC 绝对测量。

如果要做精密测量，需要：

也就是做 offset/gain 校准。

后记

它适合高速的东西，比如高速数据采集卡，多通道高速扫描系统，高速测试设备，快速闭环控制系统，需要低延迟的采样系统；总之LHA6961 可以理解为是一颗面向高速精密采样的 16 bit SAR ADC。它的核心价值是 5 MSPS、无延迟、真差分、高 SNR、LVDS 高速接口；核心难点是前端驱动、参考源动态阻抗、LVDS 时序和 PCB 布局。

如果用得好，它可以做高速高动态范围采集。

不过欢迎来到高速的世界。