问如何在Verilog中实现可合成的DPLL？
EN

Stack Overflow用户

提问于 2010-10-27 06:15:33

回答 1查看 1.4K关注 0票数 2

有没有什么直接的方法可以在可合成的Verilog中实现全数字锁相？所有东西(包括压控振荡器)都应该是综合的。我希望锁定的信号是系统时钟频率的0.1-1%。我使用的是我从1980年代的IEEE论文中重建的一个，但它的性能并不像广告中宣传的那样好。

为简单起见，该锁可以在二进制脉冲信号上工作。

发布于 2010-10-27 18:03:16

在FPGA设计中，我通常使用内置DCM或PLL。

Cyclone 2内置了多达4个PLL。

看看PLLs in Cyclone 2吧。

票数 1

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/4028505

复制

相似问题

问如何在Verilog中实现可合成的DPLL？EN