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- 来自专栏SD NAND
SD NAND的CLK引脚：注意事项与走线规范
做硬件设计的时候，SD NAND的CLK时钟引脚看起来很简单，就是一根时钟线。但实际调试中，很多奇怪的问题都出在这根线上。这篇文章把SD NAND的CLK相关的注意事项和走线规范捋一捋。 一、CLK是干什么的？CLK是MK SD NAND的时钟输入引脚。主控（比如MCU）提供一个时钟信号，SD NAND跟着这个时钟的节奏来收发数据。没有时钟，或者时钟不稳定，通信就没法进行。 二、CLK引脚的几个注意事项1. 频率别超限CLK跑多快，取决于你的主控和SD NAND支持什么速度。但不管怎么样，不能超过SD NAND规格书里写的最大时钟频率。超了可能会丢数据，甚至通信直接挂掉。 电压要匹配CLK引脚的电压要跟SD NAND的IO电压一致。米客方德的SD NAND大部分支持3.3V，部分型号支持1.8V/3.3V双电压。电压高了可能烧芯片，电压低了可能不认卡。4. 三、CLK走线规范（容易踩坑的地方）1. 走线越短越好CLK是高速信号，线越长，反射和干扰越严重。能走5mm就不要走15mm，能直着走就不要绕弯。2.
2410编辑于 2026-05-20 - 来自专栏JETSON NANO AI
Jetson Nano IO物理引脚与虚拟引脚映射计算
由于项目需求，需要使用Jetson Nano进行io输入采集和输出控制，在网上查找到的资料无法满足所需，有些虚拟引脚号无法得到，以至于无法对相应的io进行操作。 根据网上相关文档资料，通过以下步骤可以得到相应的引脚映射号，详细步骤如下所示： （1）登录NVIDIA官网（https://developer.nvidia.com/embedded/downloads ），进行物理引脚文档表格下载，文件名为《NV_Jetson_Nano_Module_Pinmux_Config_Template.xlsm》 （2）登录官网（https://developer.nvidia.com 《tegra-gpio.h》内容说明IO虚拟引脚号公式计算定义 下面举例说明如何计算出我们需要的IO虚拟引脚号的数值。 所以我们操作的IO虚拟引脚号为50。 计算完成后，可以登录Jetson Nano进行gpio50的测试操作。
2.3K50发布于 2020-06-04 - 来自专栏云深之无迹
ESP8266实际引脚以及芯片引脚的映射
引脚映射 ESP8266的GPIO(1,3,9,10)不能按常规的GPIO方式进行理解和使用，根据ESP8266的系统(SoC)设计，其内部包含了处理器芯片等组件，处理器有17GPIO线路，其中一些GPIO 这样我们大约还有11个GPIO引脚可按常规GPIO进行使用，在这11个针脚中，又有2个针脚预留给串口RX和TX。最后只剩下9个通用I/O引脚，即D0到D8。 在实际使用中，从上图我们可以看到一些GPIO引脚同时兼备了其他功能，如RX, TX, SD2, SD3，这些引脚大多不作为GPIO使用，因为它们可用于其他进程。 极端情况下，可使用 SD3 (D12)引脚，D12引脚主要用于响应GPIO/PWM/中断等功能。需要注意的是，D0|GPIO16引脚只能作为GPIO读/写使用，不支持任何特殊功能。 这个地方是对于引脚的一些输出输入功能的描述 ? ? 板载26MHz ? 这个就是SPI芯片，4MB以及晶振26Mhz ? 不懂这个HSPI ? ? I2C的硬件IO口，以及可以用软件模拟实现 ?
6.6K31发布于 2021-02-23 - 来自专栏云深之无迹
ADC参考引脚的作用
一般我们使用都很粗糙 我再给出参数的作用： 好，假装看懂 我们的老熟人，CW32，参考从内部的电源来 才1.2V，而且还贴出了很温度相关的关系 再看看STM32的： 它是这样写的 框图还是很好懂的 这两个引脚决定
54700编辑于 2025-03-31 - 来自专栏女程序员的日常
STM8S——Clock control（CLK）
设置步骤：首先应该选择设置输出模式；然后需要指定I/O引脚，我们默认的引脚为PE0，所以只需要将两者绑定起来就可以了；最后打开时钟输出使能。 ? (CLK_SWITCHMODE_AUTO, CLK_SOURCE_HSI, DISABLE, CLK_CURRENTCLOCKSTATE_DISABLE); 22 23 // Connect // Enables the Configurable Clock Output (CCO) 27 CLK_CCOCmd(ENABLE); 28 29 /* --- to see if (void) 41 { 42 CLK_DeInit(); 43 44 /* Clock divider to HSI/1 */ 45 CLK_HSIPrescalerConfig(CLK_PRESCALER_HSIDIV1 ); 46 47 /* Output Fcpu on CLK_CCO pin */ 48 CLK_CCOConfig(CLK_OUTPUT_MASTER); 49 }
1.3K10发布于 2017-12-25 - 来自专栏全栈程序员必看
USB引脚及定义_u盘引脚数据线接线图
USB 2.0 USB接口定义： USB引脚定义： 针脚 名称 说明 接线颜色 1 VCC +5V电压 红色 2 D- 数据线负极 白色 3 D+ 数据线正极 绿色 4 GND 接地 黑色 MiniUSB 接口定义： MiniUSB引脚定义： 针脚 名称 说明 接线颜色 1 VCC +5V电压 红色 2 D- 数据线负极 白色 3 D+ 数据线正极 绿色 4 ID permits distinction Micro-B-Plug Type A:connected to Ground Type B:not connected none 5 GND 接地 黑色 USB插头实物图： USB 3.0 USB 3.0公口引脚定义
20.4K60编辑于 2022-09-20 - 来自专栏全志嵌入式那些事
全志R128应用开发案例——中断方式驱动旋转编码器
当一个引脚先于另一引脚接触时，这些信号就会彼此错开90°。这称为正交编码。 顺时针旋转旋钮时，首先连接A引脚，然后连接B引脚。逆时针旋转旋钮时，首先连接B引脚，然后连接A引脚。 我们搭建电路，如下： 引脚 按键 PA24 编码器 CLK PA25 编码器 DT PA29 编码器 SW（未使用） 载入方案 我们使用的开发板是 R128-Devkit，需要开发 C906 核心的应用程序 这里我们设置 PA25 引脚为默认上拉状态。 gpio_irq_encode(void *data) { // 获取引脚的高低电平状态 gpio_data_t clk_value = GPIO_DATA_LOW; gpio_data_t ，DT 中断号 uint32_t irq_clk, irq_dt; // 申请 ENC_CLK 为中断引脚，跳变触发 ret = hal_gpio_to_irq(ENC_CLK
46510编辑于 2024-02-02 - 来自专栏王小二的Android站
PLL_CLK引发的降帧问题
三、PLL_CLK值有问题 好在驱动工程师突然告诉我说PLL_CLK有问题，从475改成了560问题就解决了。 当时我就一面懵逼，PLL_CLK是什么东西，这个数值代表什么意思。 3.1 PLL_CLK是什么 PLL_CLK就是图中CLK的那段波的频率，也就每秒一次高低电频发生的次数。 转自诺比亚团队 3.2 CMD屏PLL_CLK计算公式 (Data rate) = width * height * 1.2 * total_bit_per_pixel * frame_per_second / total_lane_num DSI采用的是双边采样，则clk等于数据速率的一半，也就是说一个clk周期内传送2位，所以你计算出来的值还要除以2 即PLL_CLOCK = Data rate / 经过计算我们屏幕PLL_CLK合适的值应该是559左右 width = 1080 （屏幕分辨率是1080 * 2400） height = 2400 total_bit_per_pixel = 24 (
3K31发布于 2021-11-24 - 来自专栏科学计算
FPGA时序约束之Tcl命令的对象及属性
REF_PIN_NAME为led的引脚 get_pins -hier -filter {REF_PIN_NAME == led} # 获取时钟引脚 get_pins -hier -filter {IS_CLOCK 以wave_gen中的clk_gen_i0模块为例来说明上面的操作： # 获取模块的输入引脚 get_pins -of [get_cells {clk_gen_i0/clk_core_i0}] -filter {DIRECTION == IN} # 已知引脚名获取所在模块 get_cells -of [get_pins clk_gen_i0/clk_core_i0/clk_in1_n] # 已知模块名获取与该模块相连的网线 get_nets -of [get_cells {clk_gen_i0/clk_core_i0}] # 已知引脚名获取与该引脚相连的网线 get_nets -of [get_pins clk_gen_i0 /clk_core_i0/clk_rx] # 已知时钟引脚获取时钟引脚对应的时钟 get_clocks -of [get_pins clk_gen_i0/clk_core_i0/clk_rx] 需要注意的是
1.7K20发布于 2020-06-30 - 来自专栏乐沙弥的世界
Oracle 重建索引脚本
索引是提高数据库查询性能的有力武器。没有索引，就好比图书馆没有图书标签一样，找一本书自己想要的书比登天还难。然而索引在使用的过程中，尤其是在批量的DML的情形下会产生相应的碎片，以及B树高度会发生相应变化，因此可以对这些变化较大的索引进行重构以提高性能。N久以前Oracle建议我们定期重建那些高度为4，已删除的索引条目至少占有现有索引条目总数的20%的这些表上的索引。但Oracle现在强烈建议不要定期重建索引。具体可以参考文章：Oracle 重建索引的必要性。尽管如此重建索引还是有必要的，只是不建议定期。本文给出了重建索引的脚本供大家参考。 1、重建索引shell脚本
1.3K10发布于 2018-08-13 - 来自专栏全栈程序员必看
Oracle 重建索引脚本
没有索引，喜欢同样的标签库没有书籍，找书，他们想预订比登天还难。中，尤其是在批量的DML的情形下会产生对应的碎片。以及B树高度会发生对应变化。因此能够对这些变化较大的索引进行重构以提高性能。N久曾经Oracle建议我们定期重建那些高度为4。已删除的索引条目至少占有现有索引条目总数的20%的这些表上的索引。但Oracle如今强烈建议不要定期重建索引。
89110编辑于 2022-07-06 - 来自专栏iot-me
ST-Link引脚说明
查引脚顺序发现stlink是有供电脚的，所以换用杜邦线连接。 具体引脚图如下：
3.9K40编辑于 2022-02-11 - 来自专栏云深之无迹
ESP32-30引脚与36引脚对照版
这个是30的引脚 ? 我做了一个简单的对比,就是绝大部分的引脚是可以用的, 就是有些引脚虽然36的引出来了,但是接了存储芯片,不建议使用. 而且30的引脚有两个GND的口 ? 30 ? 我更喜欢具有30个GPIO的版本，因为它带有两个GND引脚。 此外，即使其他型号带有更多GPIO，也不建议使用多余的GPIO（它们已连接到ESP32集成闪存）。 https://makeradvisor.com/esp32-development-boards-review-comparison/ 引脚标记在板的顶部，因此很容易识别连接外围设备的引脚。 该评估板可以使用micro-USB连接器或VIN或3.3V引脚供电. 更加详细的电气信息,我会再后期跟进.
5.4K10发布于 2020-11-19 - 来自专栏知识分享
101-ESP32学习开发(SDK)-ESP32管脚说明
引脚整体说明 GPIO36: 只能作为输入不能输出; ADC1通道0的采集引脚 GPIO39: 只能作为输入不能输出; ADC1通道3的采集引脚 GPIO34: 只能作为输入不能输出; ADC1通道6的采集引脚 ; ADC2通道7的采集引脚; 触摸检测通道7 GPIO14: 上电默认输出一个高脉冲(600ms);输入输出IO; ADC2通道6的采集引脚; 触摸检测通道6; JTMS; HSPI_CLK; HS2 _CLK; SD_CLK GPIO12: 模组启动时必须保证为低电平,内部默认下拉,;输入输出IO; ADC2通道5的采集引脚; 触摸检测通道5; JTDI; HSPI_Q; HS2_DATA2; SD_DATA2 SPI0 和 SPI1 共用一组信号总线，这组带前缀 SPI 的信号总线由 D、Q、CS0 ~ CS2、CLK、WP 和 HD 信号组成; GPIO6(SPI_CLK); GPIO7(SPI_Q); SPI 控制器在 GP-SPI 模式下，支持标准的四线全双工/半双工通信（MOSI、MISO、CS、CLK）和三线半双工通信（DATA、CS、CLK）。
2.8K10发布于 2021-06-01 - 来自专栏摸鱼范式
【第七章 配置STA环境 下】静态时序分析圣经翻译计划
待分析设计的时钟端为CLK_CORE，但输入端口ROW_IN的驱动时钟为CLK_SAD。在这种情况下，如何指定输入端口ROW_IN的IO约束呢？同样，在输出端口STATE_O上也会出现同样的问题。 图7-33 为了处理这种情况，可以在不指定源端口或引脚的情况下来定义虚拟时钟。对于图7-33中的示例，为CLK_SAD和CLK_CFG定义了虚拟时钟。 create_clock -name VIRTUAL_CLK_SAD -period 10 -waveform {2 8} create_clock -name VIRTUAL_CLK_CFG -period set_input_delay -clock VIRTUAL_CLK_SAD -max 2.7 [get_ports ROW_IN] set_output_delay -clock VIRTUAL_CLK_CFG SYS_CLK] -to [get_clocks CFG_CLK] 如果路径上有多个时序约束，例如时钟频率约束、set_max_delay和set_min_delay，则最严格的那个约束是始终用于检查的约束
2.7K20发布于 2020-12-31 - 来自专栏知识分享
三,ESP8266 SPI(基于Lua脚本语言)
,,从机接收数据引脚 MISO : Master In Slave Out 主机接收数据引脚....从机输出数据引脚 CLK : 时钟 还有两个参数----假设有的单片机自带硬件SPI ,一定会提供设置下面两个参数,,,当然有的支持SPI通信的芯片也可能涉及这两个参数 CPOL :表示时钟信号(CLK引脚)在空闲时是高电平还是低电平 CPHA :表示数据在时钟信号(CLK) 的第几个沿开始数据传输 现在假如说 CPOL = 0 ;//时钟信号(CLK引脚)在空闲时是低电平 CPHA = 0;//数据在时钟信号(CLK)的第1个沿开始数据传输 ? 引脚)在空闲时是低电平 CPHA = 1;//数据在时钟信号(CLK)的第2个沿开始数据传输 ? 搞不懂咧咧.....改天自己测试一下,,,让主机工作在 CPOL = 0 ;//时钟信号(CLK引脚)在空闲时是低电平 CPHA = 1;//数据在时钟信号(CLK)的第2个沿开始数据传输 然后让主机发一个字节的数据看看
1.5K40发布于 2018-04-18 - 来自专栏云深之无迹
NodeMCU开发板引脚映射
数字输入输出引脚（GPIO） 如下图所示，ESP8266芯片四周分布很多引脚。这些引脚大部分可用作输入输出使用。这些用作输入输出的引脚统称为GPIO。 ? esp8266芯片引脚位置 ESP8266芯片的GPIO引脚可用作数字输入来读取引脚电平，也可用作数字输出向外围电路发出控制信号。在这一点上，GPIO引脚与Arduino开发板的引脚功能十分类似。 GPIO编号指的是ESP8266芯片的引脚编号如下图所示： ? GPIO编号与ESP8266芯片引脚编号区别 而NodeMCU引脚名指的是电路板上印刷的引脚名称。如下图所示 ? GPIO16 引脚配有内置下拉电阻。 模拟输入 ESP8266 只有一个模拟输入引脚（该引脚通过模拟-数字转换将引脚上的模拟电压数值转化为数字量）。此引脚可以读取的模拟电压值为 0 – 1.0V。 SPI ESP8266的SPI端口情况如下： GPIO14 — CLK GPIO12 — MISO GPIO13 — MOSI GPIO 15 — CS(SS) ESP8266引脚功能一览 GPIO 功能
4.1K20发布于 2021-04-14 - 来自专栏数字芯片
DC其他的时序约束选项（二）
同样，前面的MUX的B1引脚和后面的MUX的B2引脚之间的逻辑通路也不存在。 上面的报告中，我们可以知道，从引脚{IO_PCI_CLK\pclk}到引脚{IO_SDRAM_CLK\ SDRAM_ CLK}并不存在实际的信号流通，也就是这是一条逻辑伪路径。 引脚{IO_SDRAM_CLK\SDRAM_CLK}不是路径的终点(根据定义，路径的终点必须是输出端口或寄存器的数据输入引脚);引脚FF1/Q不是路径的起点(根据定义，时序路径的起点必须是输入端口或寄存器的时钟引脚 我们知道在时间为60 ns的时刻，引起寄存器C_reg的D引脚信号变化的是时钟CLK在0时刻的触发沿。此刻(在0ns时)，时钟CLK把寄存器A_reg和B_reg的D引脚信号采样到它们的输出端。 我们已经定义了Test_ Clk和Ext_ Clk为时钟，从引脚a和b到引脚Y是一条理想的时钟路径，不受约束，因此set_false_ path命令不起作用。
2.7K21发布于 2020-07-20 - 来自专栏韦东山嵌入式
GPIO—按键中断
GPIO引脚众多，将引脚数字相同的作为一组，共享一个中断线。 13.2硬件设计 同“12.2 硬件设计”小结内容。 #define KEY_DOWN_GPIO_CLK_EN() __HAL_RCC_GPIOG_CLK_ENABLE() #define KEY_LEFT_GPIO_PIN GPIO_PIN_13 #define KEY_LEFT_GPIO_PORT GPIOC #define KEY_LEFT_GPIO_CLK_EN() __HAL_RCC_GPIOC_CLK_ENABLE() #define KEY_RIGHT_GPIO_PIN GPIO_PIN_3 #define KEY_RIGHT_GPIO_PORT GPIOE #define KEY_RIGHT_GPIO_CLK_EN() __HAL_RCC_GPIOE_CLK_ENABLE (); KEY_DOWN_GPIO_CLK_EN(); KEY_LEFT_GPIO_CLK_EN(); KEY_RIGHT_GPIO_CLK_EN(); GPIO_InitStruct.Mode = GPIO_MODE_IT_FALLING
3.7K30编辑于 2022-05-05 - 来自专栏嵌入式智能硬件
AB153x API----GPIO枚举
HAL_PINMUX_PWM6， HAL_PINMUX_LED3， HAL_PINMUX_LED4， HAL_PINMUX_LED5， HAL_PINMUX_SDIO_LED， HAL_PINMUX_CLK_XO32k ， HAL_PINMUX_CLK_XO16m， HAL_PINMUX_CLK_RCO128_64k， HAL_PINMUX_PER_CLK_24m， HAL_PINMUX_CLK_XO16m_divided_by_N ， HAL_PINMUX_I2S_MCLK， HAL_PINMUX_UART_NRTS， HAL_PINMUX_SPDIF_TXO， HAL_PINMUX_DMIC_CLK， HAL_PINMUX_MDSP_UART_TX HAL_GPIO_2 GPIO引脚2。 HAL_GPIO_3 GPIO引脚3。 HAL_GPIO_4 GPIO引脚4。 HAL_GPIO_5 GPIO引脚5。 HAL_GPIO_6 GPIO引脚6。 HAL_GPIO_7 GPIO引脚7。 HAL_GPIO_8 GPIO引脚8。 HAL_GPIO_9 GPIO引脚9。
59020发布于 2020-08-31
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