VLSI 2026 | NVIDIA 3D堆叠32Gbps NRZ光接收机：自定时DFE实现-18.5dBm OMA灵敏度与0.416pJ/b能效

一、研究背景与核心矛盾 随着AI算力集群规模持续扩张，光互连功耗占比不断攀升，当前规模扩展型光互连已占计算总功耗的7%且仍呈增长趋势。在完整光链路中，激光源功耗通常主导整体能效，链路闭合所需的最小激光功率由壁插效率（WPE）、链路损耗与接收机OMA灵敏度共同决定。

接收机OMA灵敏度定义为满足目标误码率时，接收机输入端所需的最小光摆幅。提升OMA灵敏度可直接降低对激光发射功率的要求，是优化光链路能效的核心指标之一。

光接收机主要由光电二极管、跨阻放大器与采样器三级构成，其灵敏度受多种随机与确定性噪声限制，其中热噪声通常占主导地位。围绕噪声抑制的优化已开展数十年研究，核心设计权衡始终围绕输入寄生电容、跨阻增益、带宽与码间干扰展开。

二、接收机设计目标与底层逻辑

基于灵敏度优化的核心诉求，该工作确立四项设计目标，每项均对应明确的物理约束： 1. 更小的输入寄生电容CIN

根据跨阻极限公式，更小的CIN可支持更大的跨阻阻值R1；同时输入晶体管的输入参考噪声电流与BW^3 × CIN正相关，降低CIN可直接抑制晶体管热噪声。

2. 更大的跨阻R1

更大的R1可降低电阻热噪声、提升前端增益，但代价是带宽下降，进而引入码间干扰。

3. 采样器输入端更大的电压摆幅

更大的电压摆幅可对抗输入参考噪声、器件失调与采样器自身的时序灵敏度要求。 4. 数据与时钟路径延迟匹配

通过延迟匹配降低电源噪声引入的电源诱导抖动。

其中核心设计逻辑为：通过增大R1降低噪声、提升增益，同时引入判决反馈均衡以“无噪”方式抵消大电阻带来的码间干扰，兼顾低噪声与无符号间干扰。

三、基线TIA设计与“无噪判决”特性 该工作的基线TIA架构源自团队ISSCC 2026发表的成果，其设计初衷是匹配时钟转发方案的延迟需求——时钟信号到达采样器时为轨到轨摆幅，为实现数据与时钟路径延迟匹配，数据路径同样将信号放大至轨到轨后送入采样器。

仿真与测试显示，在灵敏度级的输入光功率下，TIA中间节点v3处信号摆幅＜100mVpp，噪声均方根约6mV；经过限幅放大至轨到轨的输出节点vfe处，噪声均方根被压制至3mV以下，眼图中心的幅度噪声显著降低，等效于形成了“无噪”的判决信号。这一特性恰好为DFE提供了理想的判决输入，无需额外的高灵敏度判决电路。

这一设计同时实现了三重价值：大R1带来低噪声与高增益；轨到轨输出为DFE提供无噪判决信号；全路径轨到轨摆幅天然满足数据与时钟的延迟匹配要求。由于DFE的定时信息直接从数据信号本身获取，因此该架构被命名为自定时DFE（STDFE）。

四、自定时DFE的架构与电路实现 4.1 核心工作原理 STDFE采用电流求和架构，在TIA的Cherry-Hooper放大级节点v2处注入反馈电流。反馈支路以反相器作为跨导单元，由轨到轨的TIA输出信号驱动，与主路径反相器型放大器天然融合，对主信号路径的性能影响极小。

量化对比显示：基线设计R1=0.9kΩ时眼图开口为基准值1倍；将R_1提升至1.8kΩ且关闭STDFE时，眼图开口仅提升至1.18倍；开启STDFE后，眼图开口可提升至1.55倍，充分体现了均衡对码间干扰的抵消效果。

4.2 完整TIA电路细节 完整TIA电路包含主信号路径、STDFE反馈路径与DC环路三部分： - 主路径采用多级反相器型Cherry-Hooper结构，R_1=1.8kΩ，输入寄生电容45fF。

- STDFE路径从v4节点取信号，经放大后驱动v2节点的电流注入反相器，实现环路增益与主路径的独立优化；环路延迟约为1单位间隔，采用工艺与温度自适应电源技术降低延迟波动，同时配置可调电容用于校准，本次测试未启用校准功能。

- DC环路用于抵消光电二极管的平均光电流，采用超低跨导OTA与5.3pF厚氧化层MOS电容，实现极低的高通截止频率，无需额外的DC平衡编码开销。

五、完整接收机架构与时钟分布 该接收机支持数据通道与时钟通道可配置，整体采用时钟转发方案：

- 轨到轨TIA输出进入延迟匹配模块，包含数据与时钟两条独立路径。数据路径额外增加反馈反相器，优化进入解串器的信号质量。

- 半速率时钟由专用时钟RX接收，驱动多通道时钟分布网络；时钟分布采用注入锁定振荡方案，利用空闲通道的环形振荡器参与时钟网络，降低分布功耗与抖动。

- 接收机集成2:16解串器，支持高速串行数据转并行输出。 六、芯片实现与测试结果 6.1 芯片与堆叠工艺

原型芯片采用3D混合键合堆叠架构：电芯片采用7nm FinFET工艺，硅光芯片采用65nm SOI工艺，二者通过混合键合连接，最大限度降低输入寄生电容。单通道接收机总面积为3360μm²，设计中未使用任何电感，实现了全晶体管级紧凑集成。

6.2 测试设置 测试采用两路独立光路：

- 数据通道：1308.23nm可调激光器经马赫-曾德尔调制器加载PRBS图案，消光比12.7dB，经可调衰减器与50:50分束器进入硅光芯片，通过微环谐振器后接入光电二极管。 - 时钟通道：1300.00nm可调激光器经马赫-曾德尔调制器加载时钟信号，消光比9.4dB，经衰减与分束后直接通过波导接入光电二极管。 - 测试仪器包含数字通信分析仪用于观测光眼图，误码率测试仪用于误码率统计。 6.3 核心测试结果 1. 基线与STDFE灵敏度对比

PRBS7图案下，开启STDFE后接收机灵敏度相比基线提升2dB，STDFE带来的额外功耗不足1mA。

2. 不同码型下的灵敏度

在BER<10⁻¹²条件下，PRBS7图案时OMA灵敏度达-18.7dBm，PRBS31图案时OMA灵敏度达-18.5dBm；测试中时钟通道输入OMA固定为-18dBm。

3. 眼图开口与时序裕量

在1dB链路余量，即数据通道输入OMA为-17.5dBm的条件下，PRBS31图案、BER<10⁻¹²时，浴缸曲线显示眼图时序开口达27% UI。

4. 功耗与能效

32Gb/s速率下，接收机总电流13.2mA，由1.01V电源稳压至0.84V供电；包含TIA、延迟匹配模块与解串器在内的整体能效为0.416pJ/b。 6.4 与业界前沿工作对比 与已发表的同类型NRZ光接收机相比，该工作实现了多项性能突破： 对比JSSC 2018年14nm FinFET线键合方案，该方案带1抽头DFE、集成电感，本工作灵敏度提升6.1dB，能效提升超过3倍，且无需电感；

对比ISSCC 2023年7nm FinFET混合键合方案，该方案无均衡、集成电感，本工作灵敏度提升7.1dB；对比SSCL 2024年12nm FinFET DBI 3D方案，该方案无均衡、无电感，本工作灵敏度提升1.5dB，保持无电感设计的同时实现了更优的灵敏度指标。此外，该方案光电二极管响应度达1.0A/W，在同类工作中处于领先水平。 七、结论

该工作提出了一款32Gb/s 3D堆叠光学NRZ接收机，通过自定时判决反馈均衡技术，结合低带宽高增益前端与轨到轨限幅输出架构，在PRBS31图案、BER<10⁻¹²条件下实现了-18.5dBm的OMA灵敏度，整体能效0.416pJ/b。该方案为大规模AI集群光互连的激光功耗优化提供了可落地的电路架构，也为NRZ高速光接收机的灵敏度提升开辟了新的技术路径。