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深入AXI4总线- AXI4的兄弟协议
知乎用户ljgibbs授权转发 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。 先介绍下 AXI4-L ，用通俗的说法，Lite 是标准 AXI4 协议被砍了几刀的结果。 在很多 ip 核中都可以看到 Lite 和标准 AXI4 协议，以及我们接下来要说的 AXI-Stream 协议，一起工作的身影。 ? AXI4-Stream 的基本信号机制与 AXI4 相同，比如握手机制。但为了适应面向数据流的传输，做了很多改变。 同 AXI4 中的 transfer 以及 burst 的组织形式不同，Stream 协议定义了四类传输。 ?
1.9K10发布于 2020-06-24 - 来自专栏FPGA探索者
Xilinx FPGA AXI4总线（一）介绍【AXI4】【AXI4-Lite】【AXI-Stream】
从 FPGA 应用角度看看 AMBA 总线中的 AXI4 总线。 （5）可扩展性： AXI4 是一种可满足未来需求的开放式标准。 AXI4 AXI4 协议是 AXI3 的升级，旨在提高多个主系统使用时的互连性能和互连利用率。 AXI4-Lite AXI4-Lite 是 AXI4 协议的子集，旨在与组件中较小较简单的控制寄存器型接口实现通信。 AXI4-Stream协议为流数据的传输定义了单个通道，与AXI4不同，AXI4-Stream接口可以突发无限数量的数据。
7.4K10发布于 2021-03-29 - 来自专栏摸鱼范式
深入AXI4总线-传输事务属性（draft）
知乎用户ljgibbs授权转发 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 声明1：部分时序图以及部分语句来自 ARM AMBA 官方手册 （有的时候感觉手册写得太好了，忍不住就直接翻译了。。） AXI4 的存储属性信号以 AXI3 作为基础，并做了一些改进。协议先叙述的 AXI3，再讨论 AXI4 的改进。那么本文则直接讨论 AXI4 了。
2.6K20发布于 2020-06-24 - 来自专栏摸鱼范式
深入AXI4总线-架构
知乎用户ljgibbs授权转发 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 声明1：部分时序图以及部分语句来自 ARM AMBA 官方手册 （有的时候感觉手册写得太好了，忍不住就直接翻译了。。） [二] 架构 五个独立通道 AXI4 总线的一大特征是它有 5 个独立的传输通道，这些通道都只支持单向传输。 作为类比，SPI 总线有 2 条单向传输通道：MISO， MOSI。 值得注意的是 AXI4 不再支持 WID 信号，这和 AXI4 的乱序机制有关，AXI4 规定所有数据通道的数据必须顺序发送。 手册中图 A3-6 即上图中的注释部分似乎将 BVALID 误写为 WVALID，因为主机置起 WVALID 似乎与本次传输的 WLAST 无关，而且文本中也提到 BVALID 依赖于 WLAST) 在 AXI4
1.7K10发布于 2020-06-24 - 来自专栏瓜大三哥
zynq中AXI4的互联结构
当只有一个主设备和一个从设备使用AXI互联时，AXI互联不执行任何转换或流水线功能，AXI互联结构退化成直接的线连接。在这种模式下，没有延迟，同时不消耗逻辑资源。
1.1K20发布于 2019-07-30 - 来自专栏摸鱼范式
深入AXI4总线-传输事务结构
知乎用户ljgibbs授权转发 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 声明1：部分时序图以及部分语句来自 ARM AMBA 官方手册 （有的时候感觉手册写得太好了，忍不住就直接翻译了。。） 我们 通过*深入AXI4总线（一）*了解到，双方握手信号就绪后，每个周期完成一次数据传输，因此 AXI Transfer 又被称为 AXI beat，一拍数据。 在 AXI4 中，INCR 类型最大支持长度为 256，其他类型最大长度为 16。而 AXI3 中这一数字无论何种模式均为 16。 因此 AXI4 中 AxLen 信号位宽为 8bit，AXI3 中的 AxLen 则仅需要 4bit。 当然突发长度至少为 1，不然也就没有传输发生了。
4K40发布于 2020-06-24 - 来自专栏数字芯片
深入AXI4 总线实战：平台搭建
本文授权转发自知乎用户 ljgibbs 链接：https://www.zhihu.com/people/ljgibbs 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 欢迎来到深入 AXI4 总线的实战篇，在第一篇文章中，我们将搭建起我们的 AXI 仿真系统，帮助我们更好、更快地理解与运用 AXI 总线。
1.6K22发布于 2020-11-04 - 来自专栏数字芯片
深入AXI4 总线实战：Hello AXI handshake
本文授权转发自知乎用户 ljgibbs 链接：https://www.zhihu.com/people/ljgibbs 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 欢迎来到深入 AXI4 总线的实战篇，系列第二篇文章中，我们将首先了解调用 AXI VIP 产生激励与响应的方法，并完成一个小目标：实现三种情况下的握手信号。 是的，新的激励加上了 headbig 字段，这来自于 深入 AXI4 总线 系列文章的英文名：Headbig AXI4。
1.6K12发布于 2020-11-04 - 来自专栏瓜大三哥
Zynq中的AXI4功能
Zynq中AXI4-Lite功能 AXI4-Lite接口是AXI4的子集，专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单的元件接口。这个接口规模较小，对设计和验证方面的要求更少。
1K30发布于 2019-07-30 - 来自专栏OpenFPGA
AXI总线详解-AXI4交换机制
AXI4交换机制 接口与互联 一个典型的系统主要是由一个主设备和从设备连接组成的，它们通过某种形式的互连组合在一起，如图4‑29所示。 ?
3.9K20发布于 2020-09-21 - 来自专栏摸鱼范式
深入AXI4总线-握手机制
知乎用户ljgibbs授权转发 本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。 但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 声明1：部分时序图以及部分语句来自 ARM AMBA 官方手册 （有的时候感觉手册写得太好了，忍不住就直接翻译了。。）
1.9K20发布于 2020-06-24 - 来自专栏OpenFPGA
ZYNQ中DMA与AXI4总线-DMA简介
ZYNQ中DMA与AXI4总线 为什么在ZYNQ中DMA和AXI联系这么密切？通过上面的介绍我们知道ZYNQ中基本是以AXI总线完成相关功能的： ? 图4‑34 连接 PS 和 PL 的 AXI 互联和接口的构架 在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三种总线，但PS与PL之间的接口却只支持前两种，AXI-Stream只能在 PL中实现，不能直接和PS相连，必须通过AXI-Lite或AXI4转接。
4.1K22发布于 2020-09-28 - 来自专栏Lauren的FPGA
HLS四种方式推断出AXI4 Stream接口（2）
由于data（8位）和last（1位）共同构成了输入数据（9位），这样AXI4 Stream实际传输位宽为16位，如下图仿真波形所示。 这里不对代码做过多解释，将把重点放在如何使其映射为AXI4 Stream接口。首先可以确定的是访问数组的方式是顺序进行的，这可从代码第4行和第8行确定。 满足这个前提条件，我们就可以将其设置为AXI4 Stream接口，如下图所示。 因此，需要通过pragma Interface将其指定为AXI4 Stream接口。 （3）采用数组时，描述起来更为方便简洁。 但数组默认采用ap_memory接口，故也要通过pragma Interface将接口类型设定为AXI4 Stream接口。
1.4K40编辑于 2022-12-21 - 来自专栏瓜大三哥
AXI Bridge 和AXI Interconnect
AXI bridge 可以转接PCIe总线提供AXI4嵌入式系统和PCIe系统。 它包括内存从AXI4映射到AXI4-Stream桥和AXI4-Stream的PCIe集成块. 从桥作为一个从设备连接AXI4 Interconnect(IP)处理一些AXI4的读或者写请求操作。主桥作为主设备连接AXI4 Interconnect(IP)处理PCIe产生的读或写TLPs。 （事务层数据包） AXI Interconnect （兼容AXI4，AXI4-Lite） 因为这个是一个对AXI4主从协议互联核。所以有很多基础设施核。
7.6K81发布于 2018-02-24 - 来自专栏FPGA探索者
Xilinx FPGA AXI4总线（二）用实例介绍 5 个读写通道
3 种 AXI4 AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间双向传输，且数据传输大小可以不同。 AXI4 和 AXI4-Lite 都有 5 个通道，AXI4-Stream协议为流数据的传输定义了单个通道，与AXI4不同，AXI4-Stream接口可以突发无限数量的数据。 ? AXI4 实例 对于 AXI4 和 AXI4-Lite 的 5 个通道： 如下图所示为一个 AXI4 的实例，用于高性能内存映射需求（DDR、BRAM等）。 与AXI4相比，AXI4-Lite是AXI4的删减版，适合轻量级的应用，也是包含5个通道，不同的是每个通道都进行了简化，去掉了对突发传输的支持（Burst）。 image.png AXI4 的 5 个通道 参考资料[2]，文末获取。
9.3K33发布于 2021-03-30 - 来自专栏OpenFPGA
AXI总线详解-不同类型的DMA
a 兼容总线AXI4、AXI4-lite接口协议； b AXI4数据宽度支持32、64、128、256、512、1024； c AXI4-Stream 数据宽度支持8、16、32、64、128、256 AXI Memory Map Read Master32、64、 128、 256、512、 1024 AXI4 Master 根据源地址从系统内存中读取数据。 AXI Memory Map write Master32、64、 128、 256、512、 1024 AXI4 Master根据目的地址向系统内存中写入数据。 读写操作时序及AXI4猝发地址及选择 高级FPGA设计技巧！ 多时钟域和异步信号处理解决方案 AXI总线详解-AXI4交换机制 计算机基础知识总结与操作系统.PDF IC技术圈期刊 2020年第09期 ZYNQ中DMA与AXI4总线-DMA简介
4.8K31发布于 2020-09-27 - 来自专栏FPGA技术江湖
FPGA Xilinx Zynq 系列（三十二）AXI 接口
我们会讨论 AXI4 协 议所提供的各种接口，包括这些协议在操作上的差异，以及哪种应用最适合哪个协议。 2010 年发布的 AMBA 4.0，包含了最新的 AXI 版本，就是 AXI4[2]。 ? 19.2 各种 AXI 4 有三种 AXI4 接口类型，每一种都适合各自不同的应用类型 [4]。 19.4 应用实例 表 19.1 详细列出了一些可用的 Xilinx IP，它们就是用了某种 AXI4 接口的。 图 19.3: 简化了的 AXI4 写批量会话 ? 图 19.4: 简化了的 AXI4 读批量会话 正如 19.1 中所说的，AXI 协议支持乱序会话。 19.7 本章小结 本章介绍了用于 Zynq 芯片上的 IP 集成的 AMBA AXI4 接口。介绍了各种 AXI4， 以及一些 Xilinx IP 目录中的 IP 应用例子。
3.4K31发布于 2020-12-30 - 来自专栏Lauren的FPGA
HLS四种方式推断出AXI4 Stream接口（1）
这符合AXI4 Stream接口的要求。 方式1：直接采用axis模板 Vitis HLS提供了axis模板，如下图代码片段第13行和第14行所示。 这需要读者对AXI4 Stream接口有所了解。一旦检测到TLAST，说明该帧数据的最后一个数据到来，此时执行加法后即可将结果写入输出数据流。 尽管这里已经明确指了定数据访问方式为AXI4 Stream，但仍然要通过Interface将其指定为axis接口，如下图所示，如果不指定Interface类型，Vitis HLS在C综合时会报错。 从C/RTL的协同仿真波形我们可以进一步理解AXI4 Stream的接口时序。 说明：axis要求数据为有符号数，对于无符号数，要用axiu。
2.1K20编辑于 2022-12-21 - 来自专栏瓜大三哥
AXI协议
AXI4的工作模式 握手机制 AXI4所采用的是一种READY，VALID握手通信机制，即主从模块进行数据通信前，新根据操作对各所用到的数据、地址通道进行握手。 axi与axis是AXI4总线中通信复杂度较低的两条总线，最大开发难度存在于axi的控制平面向axis的数据平面下发参数时，由于axi与axis时钟频率不同而产生的跨时钟域数据传输问题。 AXI4：主要面向高性能地址映射通信的需求； AXI4-Lite：是一个简单地吞吐量地址映射性通信总线； AXI4-Stream：面向高速流数据传输； AXI4总线分为主、从两端，两者间可以连续的进行通信 ISE从12.3版本，Virtex6，Spartan6芯片开始对AXI4总线提供支持，并且随着Xilinx与ARM的合作面逐渐展开而得到大力推广。 AXI4的优势 1.通过统一的AXI接口，开发者为开发ip core只需要学习一种协议即可； 2.AXI4是面向地址映射的接口，允许最大256轮的数据突发传输； 3.AXI4-Lite是一个轻量级的地址映射单次传输接口
2.1K90发布于 2018-02-24 - 来自专栏FPGA探索者
Xilinx FPGA AXI4总线（三）——握手机制、通道依赖性及AXI-Lite握手实例
）； AXI4-Stream ：高速流数据（视频、图像等流式数据）； AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。 AXI4 总线和 AXI4-Lite 总线都有 5 个通道（AXI4-Stream 取消了通道），AXI4 和 AXI4-Lite 通道的相同部分： （1）写地址通道（AW），包含AWVALID，AWADDR AXI4-Lite 是 AXI4 的删减版，适合轻量级的应用，也是包含 5 个通道，不同的是每个通道都进行了简化，去掉了对突发传输的支持（Burst）。 ? 写事务握手实例 ? AXI4 总线握手机制 ? AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。 AXI4 总线通道依赖 ?
4.6K32发布于 2021-04-15
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