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我正在尝试实现一个给定特定功能代码的ALU。
由于某些原因，下面的代码没有运行，并且根据编译器有错误。错误(可抑制的)：alu.v(61)：(vlog-2388)“结果”已经在此范围(alu)中声明。错误(可抑制)：alu.v(67)：(vlog-2388) 'operand0‘已经在此作用域中声明(alu)。错误(可抑制)：alu.v(67)：(vlog-2388) 'operand1‘已经在此作用域中声明(alu)。错误(可抑制)：alu
浏览 2修改于2015-10-25得票数 0
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你好，我正在尝试从几个1位ALU创建一个16位算术逻辑单元，我创建了一个名为basic_alu1的包，其中包含1位ALU.The代码的一个组件，如下所示：use ieee.std_logic_1164.all;component alu1 m: in std_logic_vector(1 downto 0);
resu
浏览 2提问于2016-05-17得票数 2
我正在尝试将几个1位的ALU组合成一个4位的ALU。我对如何在VHDL中真正做到这一点感到困惑。下面是我使用的1位ALU的代码： port(a, b: std_logic_vector(1 downtobehv1 of alu1 is process(a, b, m) case m is
浏览 0修改于2010-11-09得票数 0
我在verilog中有一个8位的ALU单元，可以做加法，反转等。这个单元经过测试，运行正常。，然后第二个alu的输出是xxxxxxxx，第三个和第四个也是。_8bit ALU1(out[7:0],cin2,g1,e1,A[7:0],B[7:0],cin,S); alu_8bit ALU3(out[23:16],cin4,g3,e3,A[23:1
浏览 0修改于2013-04-29得票数 2
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我得做一个8位的ALU，它连接到一个移位寄存器。我认为这是ALU的代码，但是用重置和时钟连接8位移位寄存器的最好方法是什么？downto 0); -- The B Input
OPCODE : in unsigned(2 downto 0); -- Op code entered into ALU
浏览 5提问于2013-10-31得票数 0
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我想知道是否有可能有if语句，所以对于我正在尝试构建的ALU。我将值从数据路径测试平台传递到数据路径，从数据路径传递到ALU，再从ALU传递回数据路径。我正在尝试创建一个控制单元，如果相应的control_ALU被激活，该控制单元将仅通过某个组件传递值。下面是我的verilog代码： input en_ALU, clk_ALU,
input [31:0] inputA, inputB, control_ALU,out
浏览 5修改于2015-02-25得票数 0
我必须创建一个1位ALU，然后用它来创建一个4位ALU。但我在处理执行时遇到了很多问题。4位ALU只能有2条选择线并进位。我的问题是，我如何正确地处理进位，以便输入到另一个ALU。
例如，如果我必须将"0011“与"0011”相加，你会注意到，第一个ALU被分配来将两个4位字中的第一个位相加，将产生进位1。但当进位传递到另一个ALU时，函数表将从加法切换到减法。因为Cin =1会产生
浏览 3修改于2014-01-26得票数 0
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always @* begin ALU_OUT = A + B; ALU_OUT = A - B; ALU_OUT = ~(A & B); ALU_OUT = ~(A | B);if (SEL == 3
浏览 2修改于2021-05-13得票数 1
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现在我想把这个1位的aLU用在一个8位的alu上，它需要通过测试。到目前为止，我编译了一个8位的ALU代码，但它似乎不能工作。有什么帮助吗？B;Dual4to1Mux Mux1(F,CO,{M,S},TF,TC);
module ALU8Bit
浏览 10修改于2017-08-19得票数 0
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我知道算术逻辑单元(处理器的ALU )执行算术(和位)操作，结果被存储为ALU的输出--但是哪些组件、设备或软件实际上正在访问/使用ALU的输出？如果说ALU返回一个操作的结果是有效的，还是说这是错误的？
浏览 0修改于2018-02-12得票数 2
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我创建了一个1位ALU的结构和行为代码，以及一个控制电路.The控制电路决定了两个变量之间的操作: a，b。它还包含一个4到1的复用器，该复用器根据“操作”变量的值选择alu将执行的操作。最后，有一个函数可以反转变量，以便更有效地使用逻辑门(使用DeMorgan定理，这样我们就不必创建NOR门)。outXOR, operation, Result );end alu;
现在，对于困难的部分，我需
浏览 0提问于2018-05-10得票数 1
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我制作了一个ALU示例以及一些测试平台代码。但出于某种原因，我的ALU总是为结果返回一个'Z‘。有人能帮帮我吗？这是ALU：module ALU(OUT, ZERO, OP1, OP2, OPRN);input [`DATA_INDEX_LIMITcase (OPRN)
`ALU_OPRN_WIDTH'h01 : OUT = OP1 + OP2
浏览 1提问于2015-04-02得票数 0
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我一直试图找出如何在ALU 7750 3rd和第三方供应商之间设置GRE隧道。我认为它在SDP的VC-ID上犹豫不决，但我希望有人有经验获得一个GRE隧道，在一个多供应商的环境下与ALU。
浏览 0修改于2013-05-19得票数 12
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我知道如何使用行为风格编写ALU，但我完全不知道如何使用结构设计来编写ALU。我需要一个8功能的位片结构ALU，这样我就可以通过一个传递的参数来改变字的大小，并且它仍然可以工作。我找到了一个2功能ALU的原理图，但是有人能告诉我如何将它转换成8函数，或者可能将我链接到Verilog示例吗？这是两个功能的ALU原理图：我对真值表、k-映射等还记不起，甚至连我自己也想不出这方面的逻辑。不知道该从哪里开始。任何帮助都是非常感谢的，谢谢！
浏览 0提问于2015-10-09得票数 0
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我正在用VHDL实现32位ALU。我发现了一个错误。我不明白我为什么要得到这个。在“对象out_alu”中不能更新“ use IEEE.STD_LOGIC_1164.ALL; entity AlU is Port (
A : in STD_LOGIC_VECTOR (31 downto 0); ---== A input Vector: in STD_LOGIC_VECT
浏览 2修改于2015-03-16得票数 0
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我正在学习为FPGA编程的VHDL，基本的(但很难的)项目.我有这个ALU。它被认为是一个4位ALU。但是，当我想让添加操作时，result的值是UUUU。所有其他操作都很正常。use IEEE.STD_LOGIC_1164.ALL;
Port (reset: in std_logic;
operation: in std_logic_vector (2 downto 0)
浏览 7提问于2011-11-17得票数 0
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有没有人可以给我解释一下如何得到这个问题的ALU结果？我已经得到了输入答案，但我不太确定这里的ALU结果应该是什么。我知道左移位2应该有输入位，但答案是= X4 * 2^4吗？
浏览 0提问于2018-11-05得票数 0
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我是Scheme语言的初学者，所以我在编写接受n位数字并将其放入ALU的过程时遇到了问题。ALU应使用1位ALU构建。下面是1位ALU： (lambda (sel a b carry-in) (cons (andgate下面是我使用几个过程来模拟n位ALU的尝试： (lambda (selection x1 x2 car
浏览 3修改于2012-09-15得票数 0
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