摩尔定律终结？华为τ缩放定律背后的芯片突围

2026年5月25日，上海，IEEE国际电路与系统研讨会（ISCAS）。华为半导体总裁何庭波登台，没有炫目的灯光秀，没有PPT上密密麻麻的数据——她只讲了一件事：

摩尔定律已经不够用了。我们需要一条新路。

这条新路，就是华为提出的 τ（Tau）缩放定律。

一、摩尔定律的困境：缩小尺寸的游戏玩到头了

过去50多年，半导体行业靠一个简单逻辑运转：把晶体管做得更小，就能塞更多，芯片就更快。 这就是摩尔定律—每18到24个月，芯片上的晶体管数量翻一倍。

但现在，这游戏快玩到头了。

当晶体管尺寸缩小到3纳米、2纳米，甚至更小的时候，物理世界开始跟你对着干。量子隧穿效应让电子不受控制地"穿墙"，漏电问题越来越严重，散热变得极为困难。更关键的是——每缩小一次，制造成本就指数级上升，但性能提升却越来越小。

用大白话说：投入越来越多的钱，获得越来越少的回报。

对台积电、三星这样的巨头来说，这已经够头疼了。而对华为来说，情况更复杂—美国制裁让华为拿不到ASML的极紫外光刻机（EUV），连缩小尺寸这条路都被堵得七七八八。

所以华为的选择其实很明确：既然不能走别人的路，那就自己开一条。

二、τ缩放定律：不拼尺寸，拼速度

华为的思路转变很巧妙：与其拼命缩小晶体管的几何尺寸，不如缩短信号在晶体管之间传播的时间。

τ（Tau）在物理学中就是时间常数的符号。华为提出，用时间常数τ的缩小来替代几何尺寸的缩小，作为衡量半导体进步的新标尺。

具体怎么做？华为开发了一套叫 LogicFolding（逻辑折叠） 的架构。传统的芯片设计是把逻辑电路平铺在硅片上，信号需要走很长的路。而 LogicFolding 的思路是把逻辑电路像折纸一样折叠起来，让信号的传播路径大幅缩短。

📐 打个比方：以前从北京到上海只能走国道，绕来绕去要开一整天；现在修了直达高铁，两小时就到。路程短了，效率就高了。LogicFolding 就是给芯片内部信号修了"直达高铁"。

这套方案覆盖了四个层面：

🔹 器件层：优化晶体管和互连线的电阻与寄生电容，从物理底层缩短τ

🔹 电路层：用 LogicFolding 架构打破传统平面布局，缩短关键路径

🔹 芯片层：多模块协同优化，整体性能和能效同步提升

🔹 系统层：软硬件协同，让系统级 τ 也持续缩小

三、华为的目标：2031年追平1.4纳米

华为给出了一个具体的时间表：到2031年，通过 τ 缩放定律和 LogicFolding，实现晶体管密度等效于 1.4 纳米制程。

作为对比，台积电目前已经开始量产 2 纳米芯片。华为要追的差距，大约是5到7年。

今年秋天，华为就将发布搭载 LogicFolding 架构的新一代麒麟芯片，用于旗舰 Mate 90 系列手机。这是 τ 缩放定律的第一次实战检验。

⚠️ 但业内并非一片叫好。 DGA Group的技术主管Paul Triolo直言："堆叠/折叠设计确实能带来密度提升，但并不意味着华为解决了真正的1.4纳米制程所面临的良率、功耗、散热和器件性能问题。" Counterpoint Research的Neil Shah也指出，这种路径"在大规模生产中尚未得到验证"，可能面临严峻的热约束和封装复杂度问题。

这些质疑不是没有道理。芯片制造从来不是只有一个维度的问题—密度上去了，散热怎么解决？良率怎么保证？成本能不能控制？每一个都是硬骨头。

四、我的思考：这是一场不得不打的仗

看完整个发布，我的感受是复杂的。

首先，华为确实在解决一个真实存在的问题。 摩尔定律的放缓不是华为一家的焦虑，是全球半导体行业共同的挑战。Intel、台积电、三星都在寻找后摩尔时代的出路—3D堆叠、Chiplet、新材料……华为的 τ 缩放定律，本质上是给这些探索提供了一个统一的理论框架。从这个角度看，它的学术价值是实打实的。

其次，现实语境无法忽视。 华为走这条路，很大程度上是因为被逼到了墙角。没有EUV光刻机，就无法在制程节点上追赶台积电。τ 缩放和 LogicFolding，与其说是弯道超车，不如说是"被堵了一条路后，不得不找另一条路"。这不是贬低—恰恰相反，逆境中的技术突破往往更值得关注。

但最大的风险在于，这条路能不能走通。 LogicFolding 听起来美好，但芯片设计最怕的就是PPT上很美，量产时翻车。散热、良率、成本—这三个硬约束会决定 τ 缩放定律到底是一次真正的范式转换，还是一次乐观的PPT演讲。

今年秋天麒麟芯片的实测表现，将是第一个关键验证点。

五、更大的棋局：全球芯片格局正在重构

华为的 τ 缩放定律，放在更大的格局下看，只是全球芯片战争的一个缩影。

就在同一周，英伟达CEO黄仁勋公开承认，英伟达已经让出了中国市场给华为。台积电量产2纳米，继续推进先进制程。ASML的EUV光刻机依然是全球最精密的人造机器，但中国被排除在买家名单之外。

芯片行业的竞争正在分化成两条路线：

🔵 路线A（台积电/Intel/三星）：继续推进先进制程，2nm → 1.4nm → 1nm，拼的是光刻技术和制造工艺

🔴 路线B（华为等）：在受限的制程条件下，通过架构创新（LogicFolding、3D堆叠等）实现等效性能提升

两条路线最终谁胜谁负，现在下结论还太早。但有一点是确定的：芯片行业的好戏，才刚刚开始。

📌 关键时间线 • 2026年秋：华为发布搭载 LogicFolding 的新麒麟芯片（Mate 90 系列） • 2026年：台积电 2nm 量产 • 2031年（目标）：华为实现等效 1.4nm 晶体管密度